IBIS란?

IBIS(I/O Buffer Information Specification)는 IC 내부의 트랜지스터 회로를 공개하지 않고, IC 의 I/O 핀에서 외부 회로가 관측할 수 있는 전압·전류 특성을 기술하는 행위 모델(behavioral model)이다.

IBIS 의 모델링 범위 — 내부 회로가 아닌 핀 관측 전기적 거동

확장자는 .ibs 이며 텍스트 형식이다. EIA/ANSI 표준으로 채택되어 있고 IBIS Open Forum 이 규격을 관리한다.

모델의 핵심은 버퍼의 정적 V-I 특성과 스위칭 V-T 특성을 표로 제공하는 데 있다. 다만 파일이 담는 정보는 그 둘에 국한되지 않는다. 핀 목록, 모델 유형, 입력 커패시턴스(C_comp), 패키지 기생 성분이 함께 수록된다. 이 문서는 회로 구성에서 출발해 파일 문법까지 순서대로 다룬다.

도입 배경

반도체 공급사는 내부 회로를 공개할 수 없다. 공정 파라미터와 소자 구성이 그대로 노출되기 때문이다. 한편 보드 설계자에게는 내부 구조가 필요하지 않다. 해석 대상은 핀 외부의 거동이다.

IBIS 는 이 두 요구의 접점에 위치한다. 공급사는 내부를 비공개로 유지한 채 배포할 수 있고, 사용자는 연산 부하가 낮은 모델로 다수의 넷을 반복 해석할 수 있다.

SPICE 트랜지스터 모델과의 차이

트랜지스터 수준 모델은 MOSFET·BJT 등 실제 소자로 IC 내부 회로를 직접 표현하고, 시뮬레이터가 그 회로를 해석한다. SPICE 계열 도구가 사용하는 방식이다.

IBIS 는 내부 회로를 포함하지 않는다. 핀에서 측정하거나 회로 시뮬레이션으로 취득한 동작 특성을 표로 제공하고, 시뮬레이터는 이를 보간해 버퍼 거동을 재현한다.

	IBIS	트랜지스터 수준 모델
수록 정보	핀 기준 V-I·V-T 특성과 부속 정보	내부 소자와 공정 파라미터
해석 방식	표 보간으로 거동을 재현	회로 방정식을 직접 해석
지식 재산	내부 설계가 노출되지 않는다	공정 정보가 노출된다
연산 부하	낮다	높다
유효 범위	핀 외부 거동에 한정	내부까지
배포 형태	텍스트 단일 파일	라이브러리·공정 파일을 수반한다

신호 무결성 해석에서의 적용 위치

IBIS 파일은 단독으로 해석 결과를 산출하지 않는다. 넷 단위의 신호 경로를 송신 칩에서 수신 칩까지 구간별로 구성해 회로를 만들고, 이를 시간 영역에서 해석한다.

넷 단위 신호 경로 — 송수신 IBIS 사이 구간은 보드 데이터로 구성한다

IBIS 모델이 담당하는 범위는 송신기와 수신기의 I/O 동작이다. 전송선(transmission line)·비아(via)·커넥터·종단(termination)은 별도의 회로 모델로 구성하며, 그 파라미터는 설계자의 보드 데이터에서 산출한다.

구간	취득 경로
버퍼 모델	공급사가 제공한 `.ibs`
패키지 기생	동일 파일의 `[Package]` · `[Pin]` 항목 (모델 포함 여부는 확인이 필요하다)
전송선	스택업(유전율·두께)·선폭·층·배선(routing) 길이에서 산출한 `Z0`·전파 지연(propagation delay)·손실
비아·커넥터	형상에서 추출하거나 별도 모델로 대체
종단 저항	회로도(schematic)에 배치된 부품

시뮬레이터는 시간 영역 해석 과정에서 적절한 시간 간격으로 전압과 전류를 산출하고, IBIS 가 제공하는 표를 보간해 버퍼 동작을 결정한다. 임피던스(impedance) 부정합 지점에서 반사된 파형이 입사 파형에 중첩되며, 이 중첩이 링잉과 오버슈트의 원인이다.

해석 항목

항목	판정 대상
반사(reflection)	임피던스 부정합 지점과 종단 방식의 타당성
링잉(ringing)	논리 판별 임계 부근의 재교차 여부 — 단일 엣지의 오검출로 이어진다
오버슈트·언더슈트	소자 절대최대정격 초과 여부
단조성(monotonicity)	전이 구간의 평탄부 또는 역전이 발생 여부
플라이트 타임(flight time)	송신 스위칭에서 수신단 임계 도달까지의 시간 — 셋업·홀드 여유로 환산된다
크로스토크(crosstalk)	가해 넷(aggressor)이 피해 넷(victim)에 유기하는 잡음(noise) 크기
등화(equalization)	채널 손실·왜곡(distortion)을 보상하는 신호처리. 송신단은 프리엠퍼시스로, 수신단은 RX 등화로 수행한다
CDR	클록 및 데이터 복원 — 수신 신호에서 클록과 데이터를 복원한다
Eye opening	다수 비트를 중첩했을 때 확보되는 판별 영역

출력 버퍼의 회로 구성

V-I 표의 의미를 파악하려면 회로 구성을 먼저 확인해야 한다. 대표적인 CMOS 출력 버퍼는 다음과 같이 구성된다.

출력 버퍼 회로 구성 — 구동 경로와 보호 경로

경로는 두 계통으로 나뉜다.

구동 경로 — Pullup 은 핀을 전원 전위로, Pulldown 은 접지 전위로 구동한다. 로직 High 출력 시에는 Pullup 이, Low 출력 시에는 Pulldown 이 지배적이다.
보호 경로 — 두 Clamp 는 보호 다이오드에 해당한다. 핀 전압이 전원 레일의 정상 범위를 벗어날 때 형성되는 전류 경로이며, 출력 구동 상태와 무관하게 그 특성이 나타난다.

V-I 특성 표 네 종

위 네 요소가 각각 하나의 V-I 표로 기술된다. 이것이 IBIS 모델의 기본 골격이다.

표	대응 회로 요소	지배 구간
`[Pulldown]`	하측 구동 소자	로직 Low 출력 시
`[Pullup]`	상측 구동 소자	로직 High 출력 시
`[GND Clamp]`	접지측 보호 다이오드	핀 전압이 접지 전위 미만일 때
`[POWER Clamp]`	전원측 보호 다이오드	핀 전압이 전원 전위 초과일 때

언더슈트·오버슈트의 클램핑 레벨은 Clamp 두 종이 결정한다.

표별 전압 기준

V-I 특성 표의 전압 기준 — 표별로 기준 전위가 다르다

네 표를 모두 접지 기준으로 해석하면 부호가 반전된 결과가 오류 없이 산출된다. 모델을 검토하거나 파서를 구현할 때 최우선으로 확인할 항목이다.

스위칭 특성 — `[Ramp]` 와 파형 데이터

V-I 표는 정적 특성이다. 전이 구간의 거동은 별도로 기술된다.

[Ramp] 는 시간–전압 파형 전체가 아니라 지정된 조건에서의 상승·하강 속도를 요약한 파라미터다. dV/dt_r·dV/dt_f 두 값으로 기술되며, 규격이 규정하는 최소 요구 항목이다.

[Rising Waveform] · [Falling Waveform] 은 지정 부하(R_fixture, V_fixture) 조건에서의 시간–전압 데이터다. 부하 조건을 달리해 복수로 수록할 수 있다.

파형 데이터가 제공되면 시뮬레이터는 이를 이용해 스위칭 동작을 보다 정확하게 재현할 수 있다. 따라서 상이한 부하 조건의 파형 데이터가 둘 이상 수록된 모델이 품질 판단의 기준이 된다.

코너 데이터 — typ · min · max

대부분의 항목이 세 열로 기술된다. 공정·전압·온도(Process·Voltage·Temperature, PVT) 조건의 대표 코너(corner) 데이터다.

일반적으로 구동 능력이 낮은 코너에서 전이가 지연되고 높은 코너에서 오버슈트가 증가하나, 최악 조건이 어느 코너인지는 넷 구성과 종단 방식에 따라 달라진다. 세 코너를 모두 해석해 확인한다. NA 로 기재된 코너는 해당 조건의 검증이 불가능하다.

`C_comp` 와 패키지 기생 — 모델 경계

모델 경계 — 다이·패키지는 모델에 포함될 수 있고 보드는 설계자가 구성한다

C_comp 는 I/O 버퍼의 내부 커패시턴스를 대표하는 값으로, 다이 측에서 핀 동작에 작용하는 용량성 부하를 나타낸다. 버퍼가 구동하지 않는 상태에서도 이 값이 전이 파형을 둔화시킨다.

패키지 기생은 본딩 와이어와 리드의 R·L·C 다. 핀별로 값이 다르면 [Pin] 항목에 직접 기재하고, 결합까지 기술할 경우 [Package Model] 을 사용한다.

여기서 확인할 사항은 패키지 기생의 모델 포함 여부다. 포함된 모델에 보드 측에서 동일한 값을 중복 입력하면 이중 계상이 발생한다. 반대로 미포함 모델이라면 설계자가 해당 값을 구성해야 한다.

파일 구성

앞의 개념은 파일에서 다음 키워드로 기술된다.

[IBIS Ver]      7.0
[File Name]     example.ibs
[File Rev]      1.0

[Component]     EXAMPLE-100
[Manufacturer]  (공급사)
[Package]
                 typ      min      max
R_pkg            50m      40m      60m
L_pkg            4.0nH    3.2nH    4.8nH
C_pkg            0.6pF    0.5pF    0.7pF

[Pin]  signal_name        model_name
1      CLK                OUT_33
2      GND                GND
3      VDD                POWER

[Model]         OUT_33
Model_type      Output
C_comp          2.0pF     1.8pF     2.2pF
[Voltage Range] 3.3       3.0       3.6
[Pulldown] …
[Pullup] …
[GND Clamp] …
[POWER Clamp] …
[Ramp] …

[Component] 가 부품을 정의하고, [Pin] 이 핀 번호를 모델명에 대응시키며, [Model] 이 해당 모델의 특성 표를 수록한다. 단일 핀이 구동 세기 설정 등에 따라 상이하게 동작하는 경우 [Model Selector] 로 후보 모델을 묶는다.

파일은 용도에 따라 셋으로 분리되어 배포되기도 한다.

확장자	수록 내용
`.ibs`	부품 단위의 핀 목록과 버퍼 모델 — 기본 파일
`.pkg`	패키지 기생 성분을 분리한 파일
`.ebd`	모듈 기판의 배선 기술(Electrical Board Description)

`Model_type` — 버퍼 모델의 동작 유형

Model_type 은 핀의 물리적 성격이 아니라, 해당 [Model] 이 어떤 I/O 동작을 기술하는가를 지정한다.

값	기술 대상 동작
`Input`	수신 전용
`Output`	상시 구동
`3-state`	구동과 하이 임피던스 전환
`I/O`	양방향
`Open_drain` · `Open_sink` · `Open_source`	단방향 구동, 나머지는 외부 종단에 의존
`Terminator`	구동 없이 종단 특성만 보유
`Series` · `Series_switch`	두 핀 사이의 직렬 소자

Series 는 두 핀 사이의 직렬 소자를, Diff Pin 은 차동 핀 쌍을 기술한다

Series 모델은 두 핀 사이에 위치한 직렬 소자의 전기적 특성을 기술한다. 버퍼가 아니라 신호 통과 경로이며, 대상 핀 쌍은 [Series Pin Mapping] 이 지정한다.

[Diff Pin] 은 두 핀을 한 쌍으로 묶어 차동 관계를 정의한다. 핀 간 스큐와 차동 판별 임계 등의 정보를 여기에 기술한다.

적용 한계

해석 가능한 항목은 앞의 “해석 항목” 절에 정리했다. 다음은 IBIS 로 다루지 않는 영역이다.

내부 로직과 상태 — 버퍼 전단의 동작은 모델에 포함되지 않는다
전원 분배망(Power Distribution Network, PDN) 해석 — IBIS 는 I/O 버퍼의 동작을 기술하는 모델이며 보드 전체의 전원 분배망을 해석하는 모델이 아니다. 일부 확장 키워드로 동시 스위칭에 따른 전류 정보를 제공할 수 있으나, 전원 무결성 해석은 별도의 PI 해석을 요한다
공정 상관 — min·max 는 코너 데이터이며, 복수 버퍼가 동시에 어느 코너에 해당하는지에 대한 정보는 제공하지 않는다
송수신단 등화와 클록·데이터 복원 — 기본 IBIS 의 버퍼 모델로는 표현하기 어려운 영역이며, IBIS-AMI 가 이를 다룬다

IBIS-AMI

일반 디지털 I/O 는 기본 IBIS 로, 고속 직렬 링크는 IBIS-AMI 로 해석한다

데이터 레이트가 높아질수록 송신 프리엠퍼시스(TX Pre-emphasis), 수신단 등화(RX Equalization), 클록 및 데이터 복원(Clock and Data Recovery, CDR)과 같은 DSP 기반 신호처리의 영향이 커진다. 이러한 동적·알고리즘 기반 동작은 기본 IBIS 의 버퍼 모델만으로는 충분히 표현하기 어렵다.

IBIS-AMI(Algorithmic Modeling Interface)는 5.0 에서 도입된 확장으로, 해당 신호처리를 별도 라이브러리로 제공하고 그 설정을 .ami 파일에 기술한다. 다수의 비트를 통계적으로 처리해 아이 개구를 평가하는 해석이 이를 통해 성립한다.

일반적인 디지털 I/O 의 신호 무결성(signal integrity) 해석에는 기본 IBIS 가 널리 사용되며, SerDes 와 같이 송수신단 등화와 CDR 을 포함하는 고속 링크에서는 IBIS-AMI 가 요구될 수 있다. 적용 여부는 데이터 레이트와 시스템 요구사항이 결정한다.

모델 수령 시 검증 항목

[IBIS Ver] 이 사용 도구의 지원 버전에 해당하는가
문법 검증을 통과하는가 — IBIS Open Forum 이 제공하는 검증 도구 ibischk 로 확인하고, 오류와 함께 경고까지 확인한다
세 코너가 모두 기재되어 있는가, NA 항목이 몇 건인가
[Rising Waveform] · [Falling Waveform] 의 수록 여부와 부하 조건의 가짓수
패키지 기생의 모델 포함 여부 — 포함된 경우 보드 측에 중복 입력하지 않는다
C_comp 가 코너별로 구분되어 있는가 — 단일 값이면 코너 해석의 실효가 저하된다
[Pin] 항목의 핀 번호와 신호명이 데이터시트와 일치하는가
데이터시트의 구동 세기 설정과 [Model Selector] 항목이 대응하는가

용어

용어	정의
행위 모델	내부 구조가 아니라 단자에서의 입출력 관계만 기술하는 모델
V-I 특성	정적 전압–전류 관계. 구동 소자와 보호 다이오드를 기술한다
V-T 특성	지정 부하 조건에서의 시간–전압 데이터. 전이 구간의 정확도를 확보한다
`C_comp`	I/O 버퍼의 내부 커패시턴스를 대표하는 값
코너	typ·min·max — PVT 조건의 대표 조합
플라이트 타임	송신단 스위칭에서 수신단 판별 임계 도달까지의 시간
aggressor · victim	크로스토크에서 잡음을 유기하는 넷과 유기받는 넷
Eye opening	다수 비트를 중첩했을 때 확보되는 판별 영역